全球半導(dǎo)體行業(yè)增長(zhǎng)主要受臺(tái)式機(jī)、筆記本電腦和無(wú)線通信產(chǎn)品等尖端電子設(shè)備的需求，以及基于云計(jì)算興起的推動(dòng)。這些增長(zhǎng)將繼續(xù)為高性能計(jì)算市場(chǎng)領(lǐng)域開(kāi)發(fā)新應(yīng)用程序。

首先，5G將讓數(shù)據(jù)量呈指數(shù)級(jí)增長(zhǎng)。我們需要越來(lái)越多的服務(wù)器來(lái)處理和存儲(chǔ)這些數(shù)據(jù)。這些服務(wù)器核心的高端CPU和GPU的復(fù)合年增長(zhǎng)率有望達(dá)到29%。它們將支持大量的數(shù)據(jù)中心應(yīng)用，比如超級(jí)計(jì)算和高性能計(jì)算服務(wù)。在云游戲和人工智能等新興應(yīng)用的推動(dòng)下，GPU預(yù)計(jì)將實(shí)現(xiàn)更快增長(zhǎng)。互聯(lián)網(wǎng)流量增長(zhǎng)了近50%，法蘭克福的商業(yè)互聯(lián)網(wǎng)數(shù)據(jù)交換創(chuàng)下了數(shù)據(jù)吞吐量超過(guò)每秒9.1兆兆位的新世界紀(jì)錄。

第二個(gè)主要驅(qū)動(dòng)因素是移動(dòng)SoC——智能手機(jī)芯片。這個(gè)細(xì)分市場(chǎng)增長(zhǎng)雖然沒(méi)有那么快, 但這些SoC在尺寸受限的芯片領(lǐng)域?qū)Ω喙δ艿男枨?，將推?dòng)進(jìn)一步技術(shù)創(chuàng)新。

除了邏輯、內(nèi)存和3D互聯(lián)的傳統(tǒng)維度擴(kuò)展之外，這些新興應(yīng)用程序?qū)⑿枰每珙I(lǐng)域的創(chuàng)新。這需要在器件、塊和SoC級(jí)別進(jìn)行新模塊、新材料和架構(gòu)的改變，以實(shí)現(xiàn)在系統(tǒng)級(jí)別的效益。我們將這些創(chuàng)新歸納為半導(dǎo)體技術(shù)的五大發(fā)展趨勢(shì)。

趨勢(shì)一:摩爾定律還有用，將為半導(dǎo)體技術(shù)續(xù)命8到10年…

在接下來(lái)的8到10年里，CMOS晶體管的密度縮放將大致遵循摩爾定律。這將主要通過(guò)EUV模式和引入新器件架構(gòu)來(lái)實(shí)現(xiàn)邏輯標(biāo)準(zhǔn)單元縮放。

在7nm技術(shù)節(jié)點(diǎn)上引入了極紫外(EUV)光刻，可在單個(gè)曝光步驟中對(duì)一些最關(guān)鍵的芯片結(jié)構(gòu)進(jìn)行了設(shè)計(jì)。在5nm技術(shù)節(jié)點(diǎn)之外(即關(guān)鍵線后端(BEOL)金屬節(jié)距低于28-30nm時(shí))，多模式EUV光刻將不可避免地增加了晶圓成本。最終，我們希望高數(shù)值孔徑(High-NA) EUV光刻技術(shù)能夠用于行業(yè)1nm節(jié)點(diǎn)的最關(guān)鍵層上。這種技術(shù)將推動(dòng)這些層中的一些多圖案化回到單圖案化，從而提供成本、產(chǎn)量和周期時(shí)間的優(yōu)勢(shì)。

Imec對(duì)隨機(jī)缺陷的研究對(duì)EUV光刻技術(shù)的發(fā)展具有重要意義。隨機(jī)打印故障是指隨機(jī)的、非重復(fù)的、孤立的缺陷，如微橋、局部斷線、觸點(diǎn)丟失或合并。改善隨機(jī)缺陷可使用低劑量照射，從而提高吞吐量和成本。

為了加速高NA EUV的引入，我們正在安裝Attolab，它可以在高NA EUV工具面世之前測(cè)試一些關(guān)鍵的高NA EUV材料(如掩膜吸收層和電阻)。目前Attolab已經(jīng)成功地完成了第一階段安裝，預(yù)計(jì)在未來(lái)幾個(gè)月將出現(xiàn)高NA EUV曝光。

除了EUV光刻技術(shù)的進(jìn)步之外，如果沒(méi)有前沿線端(FEOL)設(shè)備架構(gòu)的創(chuàng)新，摩爾定律就無(wú)法延續(xù)。如今，F(xiàn)inFET是主流晶體管架構(gòu)，最先進(jìn)的節(jié)點(diǎn)在6T標(biāo)準(zhǔn)單元中有2個(gè)鰭。然而，將鰭片長(zhǎng)度縮小到5T標(biāo)準(zhǔn)單元會(huì)導(dǎo)致鰭片數(shù)量減少，標(biāo)準(zhǔn)單元中每個(gè)設(shè)備只有一個(gè)鰭片，導(dǎo)致設(shè)備的單位面積性能急劇下降。這里，垂直堆疊納米薄片晶體管被認(rèn)為是下一代設(shè)備，可以更有效地利用設(shè)備占用空間。另一個(gè)關(guān)鍵的除垢助推器是埋地動(dòng)力軌(BPR)。埋在芯片的FEOL而不是BEOL，這些BPR將釋放互連資源路由。

將納米片縮放到2nm一代將受到n-to-p空間約束的限制。Imec設(shè)想將Forksheet作為下一代設(shè)備。通過(guò)用電介質(zhì)墻定義n- p空間，軌道高度可以進(jìn)一步縮放。與傳統(tǒng)的HVH設(shè)計(jì)相反，另一個(gè)有助于提高路由效率的標(biāo)準(zhǔn)單元架構(gòu)發(fā)展是針對(duì)金屬線路的垂直-水平-垂直(VHV)設(shè)計(jì)。最終通過(guò)互補(bǔ)場(chǎng)效應(yīng)晶體管(CFET)將標(biāo)準(zhǔn)cell縮小到4T，之后充分利用cell層面上的第三維度，互補(bǔ)場(chǎng)效應(yīng)晶體管通過(guò)將n-場(chǎng)效應(yīng)晶體管與p-場(chǎng)效應(yīng)晶體管折疊。

趨勢(shì)2: 在固定功率下，邏輯性能的提高會(huì)慢下來(lái)

有了上述的創(chuàng)新，我們期望晶體管密度能遵循摩爾所規(guī)劃的路徑。但是在固定電源下，節(jié)點(diǎn)到節(jié)點(diǎn)的性能改進(jìn)——被稱Dennard縮放比例定律，Dennard縮放比例定律（Dennard scaling）表明，隨著晶體管變得越來(lái)越小，它們的功率密度保持不變，因此功率的使用與面積成比例；電壓和電流的規(guī)模與長(zhǎng)度成比例。

世界各地的研究人員都在尋找方法來(lái)彌補(bǔ)這種減速，并進(jìn)一步提高芯片性能。上述埋地電力軌道預(yù)計(jì)將提供一個(gè)性能提高在系統(tǒng)水平由于改進(jìn)的電力分配。此外，imec還著眼于在納米片和叉片裝置中加入應(yīng)力，以及提高中線的接觸電阻(MOL)。

二維材料如二硫化鎢(WS2)在通道中有望提高性能，因?yàn)樗鼈儽萐i或SiGe具有更強(qiáng)的柵長(zhǎng)伸縮能力。其中基于2d的設(shè)備架構(gòu)包括多個(gè)堆疊的薄片非常有前景，每個(gè)薄片被一個(gè)柵極堆疊包圍并從側(cè)面接觸。模擬表明，這些器件在1nm節(jié)點(diǎn)或更大節(jié)點(diǎn)上比納米片的性能更好。為了進(jìn)一步改善這些器件的驅(qū)動(dòng)電流，我們著重改善通道生長(zhǎng)質(zhì)量，在這些新材料中加入摻雜劑和提高接觸電阻。我們?cè)噲D通過(guò)將物理特性(如生長(zhǎng)質(zhì)量)與電氣特性相關(guān)聯(lián)來(lái)加快這些設(shè)備的學(xué)習(xí)周期。

除了FEOL, 走線擁擠和BEOL RC延遲，這些已經(jīng)成為性能改善的重要瓶頸。為了提高通徑電阻，我們正在研究使用Ru或Mo的混合金屬化。我們預(yù)計(jì)半鑲嵌(semi-damascene)金屬化模塊可同時(shí)改善緊密距金屬層的電阻和電容。半鑲嵌(semi-damascene) 可通過(guò)直接模式和使用氣隙作為介電在線路之間(控制電容增加)

允許我們?cè)黾訉捀弑鹊慕饘倬€(以降低電阻)。同時(shí)，我們篩選了各種替代導(dǎo)體，如二元合金，它作為‘good old’ Cu的替代品，以進(jìn)一步降低線路電阻。

趨勢(shì)3:3D技術(shù)使更多的異構(gòu)集成成為可能

在工業(yè)領(lǐng)域，通過(guò)利用2.5D或3D連接的異構(gòu)集成來(lái)構(gòu)建系統(tǒng)。這些有助于解決內(nèi)存問(wèn)題，可在受形狀因素限制的系統(tǒng)中添加功能，或提高大型芯片系統(tǒng)的產(chǎn)量。隨著邏輯PPAC(性能-區(qū)域-成本)的放緩，SoC 的智能功能分區(qū)可以提供另一個(gè)縮放旋鈕。一個(gè)典型的例子是高帶寬內(nèi)存棧(HBM)，它由堆疊的DRAM芯片組成，這些芯片通過(guò)短的interposer鏈路直接連接到處理器芯片，例如GPU或CPU。最典型的案例是Intel Lakefield CPU上的模對(duì)模堆疊， AMD 7nm Epyc CPU。在未來(lái)，我們希望看到更多這樣的異構(gòu)SOC，它是提高芯片性能的最佳橋梁。

在imec，我們通過(guò)利用我們?cè)诓煌I(lǐng)域(如邏輯、內(nèi)存、3D…)所進(jìn)行的創(chuàng)新，在SoC級(jí)別帶來(lái)了一些好處。為了將技術(shù)與系統(tǒng)級(jí)別性能聯(lián)系起來(lái)，我們建立了一個(gè)名為S-EAT的框架(用于實(shí)現(xiàn)高級(jí)技術(shù)的系統(tǒng)基準(zhǔn)測(cè)試)。這個(gè)框架可評(píng)估特定技術(shù)對(duì)系統(tǒng)級(jí)性能的影響。例如:我們能從緩存層次結(jié)構(gòu)較低級(jí)別的片上內(nèi)存的3D分區(qū)中獲益嗎?如果SRAM被磁存儲(chǔ)器(MRAM)取代，在系統(tǒng)級(jí)會(huì)發(fā)生什么?

為了能夠在緩存層次結(jié)構(gòu)的這些更深層次上進(jìn)行分區(qū)，我們需要一種高密度的晶片到晶片的堆疊技術(shù)。我們已經(jīng)開(kāi)發(fā)了700nm間距的晶圓-晶圓混合鍵合，相信在不久的將來(lái)，鍵合技術(shù)的進(jìn)步將使500nm間距的鍵合成為可能。

通過(guò)3D集成技術(shù)實(shí)現(xiàn)異質(zhì)集成。我們已經(jīng)開(kāi)發(fā)了一種基于sn的微突起互連方法，互連間距降低到7m。這種高密度連接充分利用了透硅通孔技術(shù)的潛力，使>16x更高的三維互聯(lián)密度在模具之間或模具與硅插接器之間成為可能。這樣就大大降低了對(duì)HBM I/O接口的SoC區(qū)域需求(從6 mm2降至1 mm2)，并可能將HBM內(nèi)存棧的互連長(zhǎng)度縮短至多1 mm。使用混合銅鍵合也可以將模具直接與硅結(jié)合。我們正在開(kāi)發(fā)3m間距的模具到晶圓的混合鍵合，它具有高公差和放置精度。

由于SoC變得越來(lái)越異質(zhì)化，一個(gè)芯片上的不同功能(邏輯、內(nèi)存、I/O接口、模擬…)不需要來(lái)自單一的CMOS技術(shù)。對(duì)不同的子系統(tǒng)采用不同的工藝技術(shù)來(lái)優(yōu)化設(shè)計(jì)成本和產(chǎn)量可能更有利。這種演變也可以滿足更多芯片的多樣化和定制化需求。

趨勢(shì)4:NAND和DRAM被推到極限;非易失性存儲(chǔ)器正在興起

內(nèi)存芯片市場(chǎng)預(yù)測(cè)顯示，2020年內(nèi)存將與2019年持平——這一變化可能部分與COVID-19減緩有關(guān)。2021年后，這個(gè)市場(chǎng)有望再次開(kāi)始增長(zhǎng)。新興非易失性存儲(chǔ)器市場(chǎng)預(yù)計(jì)將以>50%的復(fù)合年增長(zhǎng)率增長(zhǎng)，主要受嵌入式磁隨機(jī)存取存儲(chǔ)器(MRAM)和獨(dú)立相變存儲(chǔ)器(PCM)的需求推動(dòng)。

NAND存儲(chǔ)將繼續(xù)遞增，在未來(lái)幾年內(nèi)可能不會(huì)出現(xiàn)顛覆性架構(gòu)變化。當(dāng)今最先進(jìn)的NAND產(chǎn)品具有128層存儲(chǔ)能力。由于晶片之間的結(jié)合，可能會(huì)產(chǎn)生更多的層，從而使3D擴(kuò)展繼續(xù)下去。Imec通過(guò)開(kāi)發(fā)像釕這樣的低電阻字線金屬，研究備用存儲(chǔ)介質(zhì)堆，提高通道電流，并確定控制壓力的方法來(lái)實(shí)現(xiàn)這一路線圖。我們還專(zhuān)注于用更先進(jìn)的FinFET器件取代NAND外圍的平面邏輯晶體管。我們正在探索3D FeFET與新型纖鋅礦材料，作為3D NAND替代高端存儲(chǔ)應(yīng)用。作為傳統(tǒng)3D NAND的替代品，我們正在評(píng)估新型存儲(chǔ)器的可行性。

對(duì)于DRAM，單元縮放速度減慢，EUV光刻可能需要改進(jìn)圖案。三星最近宣布EUV DRAM產(chǎn)品將用于10nm (1a)級(jí)。除了探索EUV光刻用于關(guān)鍵DRAM結(jié)構(gòu)的模式，imec還為真正的3D DRAM解決方案提供了構(gòu)建模塊。

在嵌入式內(nèi)存領(lǐng)域，我通過(guò)大量的努力來(lái)理解并最終拆除所謂的內(nèi)存墻，CPU從DRAM或基于SRAM的緩存中訪問(wèn)數(shù)據(jù)的速度有多快?如何確保多個(gè)CPU核心訪問(wèn)共享緩存時(shí)的緩存一致性?限制速度的瓶頸是什么? 我們正在研究各種各樣的磁隨機(jī)存取存儲(chǔ)器(MRAM)，包括自旋轉(zhuǎn)移轉(zhuǎn)矩(STT)-MRAM，自旋軌道轉(zhuǎn)矩(SOT)-MRAM和電壓控制磁各向異性(VCMA)-MRAM)，以潛在地取代一些傳統(tǒng)的基于SRAM的L1、L2和L3緩存(圖4)。每一種MRAM存儲(chǔ)器都有其自身的優(yōu)點(diǎn)和挑戰(zhàn)，并可能通過(guò)提高速度、功耗和/或內(nèi)存密度來(lái)幫助我們克服內(nèi)存瓶頸。為了進(jìn)一步提高密度，我們還在積極研究可與磁隧道結(jié)相結(jié)合的選擇器，這些是MRAM的核心。

趨勢(shì)5:邊緣人工智能芯片行業(yè)崛起

邊緣 AI預(yù)計(jì)在未來(lái)五年內(nèi)將實(shí)現(xiàn)100%的增長(zhǎng)。與基于云的人工智能不同，推理功能是嵌入在位于網(wǎng)絡(luò)邊緣的物聯(lián)網(wǎng)端點(diǎn)(如手機(jī)和智能揚(yáng)聲器)上的。物聯(lián)網(wǎng)設(shè)備與一個(gè)相對(duì)靠近邊緣服務(wù)器進(jìn)行無(wú)線通信。該服務(wù)器決定將哪些數(shù)據(jù)發(fā)送到云服務(wù)器(通常是時(shí)間敏感性較低的任務(wù)所需的數(shù)據(jù)，如重新培訓(xùn))，以及在邊緣服務(wù)器上處理哪些數(shù)據(jù)。

與基于云的AI(數(shù)據(jù)需要從端點(diǎn)到云服務(wù)器來(lái)回移動(dòng))相比，邊緣 AI更容易解決隱私問(wèn)題。它還提供了響應(yīng)速度和減少云服務(wù)器工作負(fù)載的優(yōu)點(diǎn)。想象一下，一輛需要基于人工智能做出決定的自動(dòng)汽車(chē)。由于需要非常迅速地做出決策，系統(tǒng)不能等待數(shù)據(jù)傳輸?shù)椒?wù)器并返回。考慮到通常由電池供電的物聯(lián)網(wǎng)設(shè)備施加的功率限制，這些物聯(lián)網(wǎng)設(shè)備中的推理引擎也需要非常節(jié)能。

今天，商業(yè)上可用的邊緣 AI芯片，加上快速GPU或ASIC，可達(dá)到1-100 Tops/W運(yùn)算效率。對(duì)于物聯(lián)網(wǎng)的實(shí)現(xiàn)，將需要更高的效率。Imec的目標(biāo)是證明推理效率在10.000個(gè)Tops /W。

通過(guò)研究模擬內(nèi)存計(jì)算架構(gòu)，我們正在開(kāi)發(fā)一種不同的方法。這種方法打破了傳統(tǒng)的馮·諾伊曼計(jì)算模式，基于從內(nèi)存發(fā)送數(shù)據(jù)到CPU(或GPU)進(jìn)行計(jì)算。使用模擬內(nèi)存計(jì)算，節(jié)省了來(lái)回移動(dòng)數(shù)據(jù)的大量能量。